veryl2chip
Veryl → Chip
RTL
閘級：通用閘
閘級：iCE40
閘級：標準元件
▶ 模擬
⚙ 合成
載入 WebAssembly…
⧉ IDE
① 來源
＋ 新檔
🗑 刪除
⇪ 匯入
⬇ .zip
還原範例
② 執行結果
模擬輸出
波形
錯誤 / 訊息
合成 → FPGA（iCE40UP5K）
頂層
關閉 ✕
FPGA
ASIC
▶ 退火動畫
⬇ .asc
⬇ .pcf
⬇ .bin
⬇ .v
⬇ .def
⬇ .gds
⌁ 連線：開
＋
－
⤢
滾輪縮放、拖曳平移、雙擊重設；點方塊看細節。