veryl2chip IDE

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點一下開成新專案（你的修改存在瀏覽器，不會改到範例）。

🧪 測試　⚡ 虛擬板　🖥 模擬機；框起來的是建議的第一步

測試

說明

Veryl → 晶片，全部在瀏覽器裡（WebAssembly），不需要伺服器。

Ctrl/⌘+Enter	執行測試
Ctrl/⌘+Shift+B	合成
Ctrl/⌘+Shift+P	命令選單
Ctrl/⌘+P	快速開檔
Ctrl/⌘+/	註解 / 取消註解
Tab / Shift+Tab	縮排 / 反縮排
Ctrl/⌘+S	儲存（其實隨打隨存）

編輯時會即時語法檢查（官方 veryl-parser）；錯誤顯示在「問題」面板與行號旁。

流程（標題列的後端與階段選單；ⓘ 是該階段的說明）：① RTL→Logic → ② Logic Netlist → ③ 技術無關最佳化 → FPGA ④ LUT4 → ⑤ 佈局退火 → ⑥ 繞線 → ⑦ STA；ASIC ④ 標準元件 → ⑤ 列式佈局 → ⑥ CTS + 全域繞線 → ⑦ 細部繞線 → ⑧ STA → ⑨ 功耗。

「全面驗證」用同一組 testbench 跑 RTL 和三種合成後網表，結果必須一致。

📖 從零開始的教學：寫 Veryl → 模擬 → 看波形 → 合成 → 燒進 iCEBreaker。

載入 WebAssembly… ⊗ 0 ⚠ 0 Veryl